工作职责：

1. 参与SoC芯片的DFT(Design for Testability)架构设计和实现；
2. 负责扫描链(Scan Chain)插入、MBIST和边界扫描(Boundary Scan)设计；
3. 使用业界主流EDA工具(Tessent/Modus等)完成ATPG(自动测试向量生成)；
4. 编写和维护DFT相关设计文档和测试方案；
5. 协助芯片测试团队进行测试程序开发和调试；
6. 参与芯片测试失效分析及良率提升工作。

任职资格：

1. 研究生及以上学历，电子工程，微电子，计算机，通信等相关专业；
2. 熟悉数字电路设计基础，熟悉VLSI制造流程，了解CMOS工艺原理；
3. 熟悉Verilog硬件描述语言；
4. 了解基本的DFT概念和测试方法(Scan/MBIST/JTAG等)；
5. 具备良好的沟通与协调能力，良好的团队合作意识，强烈的责任感及进取精神；
6. 英语CET-6级以上，能够熟练的阅读英文开发资料。

具有以下经验优先：
1. 有EDA工具使用经验(SIEMENS EDA/Cadence等)；
2. 熟悉逻辑综合，时序分析和后端设计；
3. 熟悉Perl/Python/Tcl等脚本语言；
4. 参与过芯片tape-out项目或有相关实习经历。